◎Tabulaが100Gプログラマブル・ソリューションABAX2P1 3PLDを発表

AsiaNet 52548

共同JBN 0338 （2013.3.27）

【サンタクララ（米カリフォルニア州）2013年3月26日PRN＝共同JBN】ネットワーク・インフラストラクチャー・システム向けの最新プログラマブル・ロジック・ソリューションのプロバイダーであるTabula Inc.は26日、高性能パケット・プロセッシング・ソリューションのスイートを発表した。このスイートは10Gから40Gおよび100Gへの移行で生じる最も困難な問題、とりわけ高性能バスのルーティング、オンチップRAMスループット、関連システムが必要とする超高性能な機能であるタイミング収束などを解決する。

　（Photo: http://photos.prnewswire.com/prnh/20130326/SF83415）

Tabulaの最新ABAX2P1 3PLD（ABAX2 P-Seriesの最初の製品）パケット・プロセッシング・ソリューションは、シングルチップ上で4つの100Gストリームの処理、100Gパケット・トラフィックをサポート可能な検索エンジン、12x10G-to-100Gブリッジなど、他にはないパフォーマンスを提供する。 これらの飛躍的進歩は4主要分野におけるTabulaの業界をリードする技術で実現した。その技術は（1）プログラマブル3Dアーキテクチャー（2）RTLコンパイラー（3）最先端プロセス技術（4）3PLDデバイス－である。Tabulaは、4月8日から始まるSpacetime Forumsの最初のシリーズで、同社の高性能パケット・プロセッシング・ソリューションを実演する。この1日だけの技術セミナー・シリーズは5月まで、北米、アジア、欧州の多数の都市で開催され、主要な通信およびネットワーク・システムOEMの250人以上のエンジニアが参加する予定。

Semico Research Corpの上級マーケット・アナリスト（ASIC & SoC担当）であるリッチ・バーブジニアック氏は「10Gから40G、100Gへの移行では、FPGAユーザーはシステムが必要とするスループットを提供するうえで困難を抱えている。Tabulaはこのプログラマブル・ソリューションを使って、同社の3PLDが単一のプログラマブル・デバイス上で4つの100Gストリームをサポートできることを実証した。これは他のプログラマブル・ソリューションでは達成不可能なことである」と語った。

高性能パケット・プロセッシング・レファレンス設計スイートは以下で構成されている。

　＊12x10G-to-100Gブリッジ・レファレンス設計キットは、通信システムで慣用される集約機能を実装し、ABAX2P1デバイスが誇るユニークな高性能バス対応能力を使用する。

　＊4x100Gスイッチ・レファレンス設計キットは、複数の100Gストリームを処理できるABAX2P1の能力によって10Gから40G、100Gへのデータセンター移行を対象とすることが可能となる。

　＊第2世代Ternary Search Engine （TSE）レファレンス設計キットは、最先端ルーターとNGFWに必要な高性能の検索能力を提供するとともに、ABAX2P1デバイスの他の製品にはないRAM性能を示す。

同社はユーザー設計を支援するために、高性能パケット・プロセッシング装置に含まれる性能を最重視した多数の機能に合わせて制作された設計サンプルとソフトIPコアの一式も提供する。設計サンプルには、600Gpsパケット・クラシファイヤー、100Gbps 64ビットCRCジェネレーター、1.3Tbps L2パケット・パーサーが含まれる。

Tabulaのデニス・シーガー最高経営責任者（CEO）は「当社が実証した性能は最新鋭のFPGAでも絶対に手の届かないところにある。プログラマブル・ソリューションの総合的なスイートによって、当社は目下進行中である10Gから40G、100Gへの移行を他社にはできない方法でサポートしている」と語った。

▽Tabulaの4つの中核技術コンポーネント

　＊Spacetime 3Dアーキテクチャーは、第3次元として空間ではなく時間を採用し、チップ上にあるあらゆるリソースを迅速にプログラムして、現行世代では最大12までのユーザー・サイクルごとに複数かつ異なる機能を遂行する。Spacetimeを使用するチップは3PLDと呼ばれ、12階層ないしは層に分布するあらゆるリソースを取り込んだ3次元空間を提示し、ダイサイズ対FPGA比率を大幅に縮小する。さらに、1つの3PLD内にあるロジック、RAM、マルチプライ／アキュームレート・ブロック、インターコネクトのすべてのコンポーネントは最大2GHzまで協調動作し、FPGAが内包する性能ボトルネックを解消する。

　＊Stylusコンパイラーはシーケンシャル・タイミング、ルーター・アウェア配置、性能・密度の自動相互最適化など、最先端技術を統合し、より容易で直感的なRTL設計とより迅速なタイミング収束ループを提供する。

　＊IntelとTabulaの提携によって、Intelの最新22nm Tri-Gateプロセスを搭載したABAX2 P-Seriesのデバイス生産が可能となった。世界最先端の3D Tri-Gateトランジスタは、低電力での低稼働電圧によっても比類のないスピードを提供する。大量生産の需要に応えるための生産拡大は、この主要な提携を通じてサポートされる。

　＊ABAX2P1 3PLDは12層のSpacetimeデバイスであり、特注のハードIPブロックを一緒に使用してユニークなRAMおよびロジック構造能力を提供する。この組み合わせによって、チップおよびABAX2 P-Seriesの将来の製品が最も要求の厳しいパケット・プロセッシング・アプリケーションにとって最適となる。

これら4つのコンポーネントすべを活用して、Tabulaの高性能パケット・プロセッシング・スイートは業界トップの性能を実現するプログラマブル・ソリューションを提供するとともに、最も困難な通信／ネットワーク機能でも直ちに実装できる。

▽ABAX2P1の詳細

ABAX2P1 3PLDは、システム設計者が高性能ルーター、スイッチ、NGFW、その他の通信システムを実装することを可能にする重要な能力を統合する。

　＊チップのコンポーネントすべて、すなわちロジック、RAM、MACブロック、インターコネクトを通じて2GHzスループットをサポートするプログラマブル構造

　＊100Gストリームを十分にサポートする13.8TB/sのスループットを提供する23.3メガバイトの12から24ポートのオンチップ・メモリー

　＊2.133GT/sで動作するマルチプル、ビルトイン、ハードのDDR3コントローラー、外部パケット・バッファリング、ないしは複数の100Gストリームの検索テーブルのストレージをサポートするために必要な帯域幅を提供する最大のDDR3レート

▽販売

高性能パケット・プロセッシング・ソリューションの最初のセットはStylusに組み込まれており、現在入手可能である。追加のスイートは月1回ごとにリリースする予定。ABAX2P1のエンジニアリング・サンプルは第3四半期に入手可能となる。

▽Tabulaについて

Tabulaは業界で最も革新的なプログラマブル・ロジック・ソリューションのプロバイダーであり、現代の最も困難なシステム・アプリケーション向けに飛躍的な性能を提供する。Tabulaの汎用3D Programmable Logic Devices（3PLD）のABAX2ファミリーは、同社が特許を持つSpacetimeアーキテクチャーを基盤として同社Stylusコンパイラーによってサポートされており、大量生産価格でのプログラマブル・デバイス能力に新たなベンチマークを設定するとともに、FPGAアプリケーションだけでなくASICあるいはASSPがこれまで供給してきたアプリケーションでもリプログラマビリティー（re-programmability）を実現する。Tabulaはカリフォルニア州サンタクララに本社を構え130人余を雇用するとともに、業界経験豊かな人材と成功した起業家で構成される幹部チームを結集した。Tabulaは、揺るぎない市場リーダーシップに向けた長期的展望を持つ一流の投資家の支援を受けている。詳細はTabulaのウェブサイトwww.tabula.comを参照。

(c) 2013 Tabula, Inc. All rights reserved.

このリリースに含まれるTabula、Tabula logo、ABAX2、ABAX2 logo、Spacetime、Spacetime logo、Stylus、Stylus logo、その他の指定されたブランドは、米国およびその他の国におけるTabula, Inc.の商標である。その他すべての商標はそれぞれの所有者の財産である。

ソース：Tabula Inc.

▽問い合わせ先

Sabrina Joseph,

Managing Partner,

Morphoses, 560 S. Winchester Blvd.,

Suite 500, San Jose, CA, 95128,

+1-408-236-7373,

tabulapr@morphoses.com

Tabula Sets New Industry Benchmarks with a Suite of 100G Programmable Solutions Based on the Company's ABAX2 P-Series of 3PLDs

PR52548

SANTA CLARA, Calif., Mar. 26, 2013 /PRN=KYODO JBN/ --

         Unmatched capabilities resulting from the combination of

                    four industry-leading technologies

Tabula Inc., advancing programmable logic solutions for network infrastructure

systems, today announced a comprehensive suite of high-performance packet

processing solutions. The suite solves the most challenging problems posed by

the transition from 10 to 40G and 100G: specifically, routing of

high-performance buses, on-chip RAM throughput, and timing closure for the

ultra-high-performance functions required by these systems.

(Photo: http://photos.prnewswire.com/prnh/20130326/SF83415 )

The packet processing solutions, combined with Tabula's new ABAX2P1 3PLD (the

first of the ABAX2 P-Series), deliver unique capabilities such as the

processing of four 100G streams on a single chip, a search engine capable of

supporting 100G packet traffic, and a 12x10G-to-100G bridge.  These

breakthroughs are enabled by Tabula's industry-leading technologies in four key

areas: 1) Programmable 3D architecture, 2) RTL compiler, 3) leading-edge

process technology, and 4) 3PLD devices. Tabula will demonstrate its

high-performance packet processing solutions during the company's first series

of Spacetime Forums, beginning April 8th.  This series of one-day technical

seminars will continue through May across a dozen cities in North America,

Asia, and Europe. Over 250 engineers from key telecom and network system OEMs

are expected to attend.  

"With the migration from 10G to 40G and 100G, FPGA users are having a hard time

delivering the kind of throughput needed by these systems," said Rich

Wawrzyniak, Senior Market Analyst: ASIC & SoC, at Semico Research Corp. "With

this set of programmable solutions, Tabula is demonstrating that their 3PLD can

support four 100G streams on a single programmable device, something not

achievable on other programmable solutions."

The high-performance packet processing reference design suite is composed of:

    - A 12x10G-to-100G bridge reference design kit, implementing an aggregation

      function commonly used in communications systems and using the ABAX2P1

      device's unique high-performance bus-handling capabilities.

    - A 4x100G switch reference design kit, targeting data center migration

      from 10G to 40G and 100G, is made possible by the ABAX2P1 device's

      ability to process multiple 100G streams.

    - A 2nd-generation Ternary Search Engine (TSE) reference design kit,

      delivering the high-performance search capabilities required for leading-

      edge routers and NGFW while showcasing the ABAX2P1 device's unmatched RAM

      capabilities.

To facilitate user design, the company also delivers a complete set of design

examples and soft IP cores tailored for many of the most performance-critical

functions found in high-performance packet processing equipment. Examples

include a 600Gbps packet classifier, a 100Gbps 64-bit CRC generator, and a

1.3Tbps L2 packet parser.

"The capabilities we have demonstrated are simply out of reach of even the most

advanced FPGAs," said Dennis Segers, Tabula's Chief Executive Officer. "With

this comprehensive suite of programmable solutions, we are uniquely supporting

the migration from 10G to 40G and 100G that is currently underway."

Tabula's four core technology components

    - The Spacetime 3D architecture employs time, rather than space, as a third

      dimension, rapidly reprogramming every resource on the chip to perform

      multiple, different functions per user cycle - up to 12 in the current

      generation. Chips using Spacetime, called 3PLDs, are nevertheless

      presented as having three spatial dimensions with all of their resources

      distributed across 12 floors or folds, which dramatically reduces die

      size vs. FPGAs. In addition, all components in a 3PLD - logic, RAM,

      multiply/accumulate blocks, and interconnect - operate in concert at up

      to 2 GHz, eliminating the performance bottlenecks that exist in FPGAs.

    - The Stylus compiler integrates cutting-edge technologies, such as

      sequential timing, router-aware placement, and automatic co-optimization

      of performance and density to offer simpler, more intuitive RTL design

      and a faster timing closure loop.

    - Tabula's partnership with Intel has provided for the manufacture of the

      ABAX2 P-Series of devices on Intel's advanced 22nm Tri-Gate process. The

      3D Tri-Gate transistors, the most advanced in the world, provide

      unmatched speed at low operating voltage for reduced power. Production

      scalability to meet the highest volume demands is supported via this key

      alliance.

    - The ABAX2P1 3PLD is a 12-fold Spacetime device that delivers unique RAM

      and logic fabric capabilities alongside tailored, hard IP blocks: a

      combination that makes the chip and future members of the ABAX2 P-Series

      well-suited for the most demanding packet processing applications.

By leveraging all four of these components, Tabula's high-performance packet

processing suite provides a programmable solution that delivers

industry-leading performance and can readily implement even the most

challenging communications/network functions.

More about ABAX2P1

The ABAX2P1 3PLD integrates key capabilities that enable system designers to

implement high-performance routers, switches, NGFW, and other communication

systems. They include:

    - A programmable fabric supporting 2 GHz throughput through every component

      of the chip -  logic, RAM, MAC blocks, and interconnect

    - 23.3 Mbytes of 12- and 24-port on-chip memory  delivering 13.8TB/s of

      throughput -  enough to support multiple 100G streams

    - Multiple, built-in, hard, DDR3 controllers operating at 2.133 GT/s, the

      maximum DDR3 rate, delivering the bandwidth necessary to support external

      packet buffering or storage of search tables for multiple 100G streams

    - Multiple, built-in, hard, 100G Ethernet MACs to ensure easy timing

      closure and low resource utilization of these ultra-high-performance

      standard blocks

Availability

The initial set of high-performance packet processing solutions is incorporated

in Stylus and is available now.  Additional suite offerings are scheduled to be

released on a monthly basis.  Engineering samples of ABAX2P1 will be available

in Q3.  

About Tabula

Tabula is the industry's most innovative programmable logic solutions provider,

delivering breakthrough capabilities for today's most challenging systems

applications. The company's ABAX2 family of general-purpose 3D Programmable

Logic Devices (3PLDs), based on Tabula's patented Spacetime architecture and

supported by its Stylus compiler, sets a new benchmark for the capability of

programmable devices at volume price points, enabling re-programmability not

only in FPGA applications but also in those historically served only by ASICs

or ASSPs. Headquartered in Santa Clara, California, Tabula has over 130

employees and has assembled a leadership team consisting of industry veterans

and successful entrepreneurs.  Tabula is backed by top-tier investors with a

long-term view toward enduring market leadership. For more information, please

visit the Tabula website at www.tabula.com

(c) 2013 Tabula, Inc. All rights reserved.  Tabula, the Tabula logo, ABAX2, the

ABAX2 logo, Spacetime, the Spacetime logo, Stylus, the Stylus logo and other

designated brands included herein are trademarks of Tabula, Inc. in the United

States and other countries. All other trademarks are property of their

respective owners

SOURCE Tabula Inc.

CONTACT: Sabrina Joseph, Managing Partner, Morphoses, 560 S. Winchester Blvd.,

Suite 500, San Jose, CA, 95128, +1-408-236-7373, tabulapr@morphoses.com